English | 日本語

2019.1 SDAccel™ 開発環境チュートリアル

入門チュートリアル

チュートリアル	カーネル	説明
RTL カーネル入門	RTL	このチュートリアルでは、SDAccel 環境を使用して RTL カーネルを FPGA にプログラムし、よく使用される開発フローでハードウェアエミュレーションをビルドする方法について説明します。
C と RTL の混合	C および RTL	RTL カーネルと OpenCL™ カーネルを含むアプリケーションを使用して SDAccel™ 環境フローとさまざまなデザイン解析機能を試してみます。
複数の計算ユニットの使用	C および RTL	FPGA のカーネルインスタンス数を増加する柔軟なカーネルリンキングプロセスを使用して、統合したホストカーネルシステムの並列処理を改善する方法を説明します。
ホストコードの最適化	C および RTL	デザインにホストコード最適化手法を適用する方法を説明します。
複数 DDR バンクの使用	C および RTL	複数の DDR を使用してカーネルとグローバルメモリ間のデータ転送を向上する方法を説明します。

チュートリアル	カーネル	説明
Vivado インプリメンテーションの制御	RTL	プロジェクトをインプリメントする際に Vivado® ツールフローを制御する方法を説明します。

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。